一、實(shí)驗(yàn)?zāi)康?/strong>
1、了解可控脈沖發(fā)生器的實(shí)現(xiàn)機(jī)理。
2、學(xué)會(huì)用示波器觀察FPGA產(chǎn)生的信號(hào)。
3、學(xué)習(xí)用VHDL編寫(xiě)復(fù)雜功能的代碼。
二、實(shí)驗(yàn)原理
脈沖發(fā)生器就是要產(chǎn)生一個(gè)脈沖波形，而可控脈沖發(fā)生器則是要產(chǎn)生一個(gè)周期和占空比可變的脈沖波形?？煽孛}沖發(fā)生器的實(shí)現(xiàn)原理比較簡(jiǎn)單，可以簡(jiǎn)單的理解為一個(gè)計(jì)數(shù)器對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行分頻的過(guò)程。通過(guò)改變計(jì)數(shù)器的上限值來(lái)達(dá)到改變周期的目的，通過(guò)改變電平翻轉(zhuǎn)的閾值來(lái)達(dá)到改變占空比的目的。下面舉個(gè)簡(jiǎn)單的例子來(lái)說(shuō)明其工作原理。
假如有一個(gè)計(jì)數(shù)器T對(duì)時(shí)鐘分頻，其計(jì)數(shù)的范圍是從0～N，另取一個(gè)
M（0≤M≤N），若輸出為Q，那么Q只要滿足條件

時(shí)，通過(guò)改變N值，即可改變輸出的脈沖波的周期；改變M值，即可改變脈沖波的占空比。這樣輸出的脈沖波的周期和占空比分別為：

三、實(shí)驗(yàn)內(nèi)容
本實(shí)驗(yàn)的任務(wù)就是要設(shè)計(jì)一個(gè)可控的脈沖發(fā)生器，要求輸出的脈沖波的周期和占空比都可變。具體的實(shí)驗(yàn)過(guò)程中，時(shí)鐘信號(hào)選用時(shí)鐘模塊中的1.5MHz時(shí)鐘，然后再用按鍵模塊的BT1和BT2來(lái)控制脈沖波的周期，每按下BT1，N會(huì)在慢速時(shí)鐘作用下不斷地遞增1，按下BT2，N會(huì)在慢速時(shí)鐘作用下不斷地遞減1；用BT3和BT4來(lái)控制脈沖波的占空比，每按下BT3，M會(huì)在慢速時(shí)鐘作用下不斷地遞增1，每按下BT4，M會(huì)在慢速時(shí)鐘作用下不斷地遞減1，BT8用作復(fù)位信號(hào)，當(dāng)按下BT8時(shí)，復(fù)位FPGA內(nèi)部的脈沖發(fā)生器模塊。脈沖波的輸出直接從FPGA的IO端口輸出用示波器觀察輸出波形的改變。
四、實(shí)驗(yàn)步驟
1、打開(kāi)QUARTUSII軟件，新建一個(gè)工程。
2、建完工程之后，再新建一個(gè)VHDL File，打開(kāi)VHDL編輯器對(duì)話框。
3、按照實(shí)驗(yàn)原理和自己的想法，在VHDL編輯窗口編寫(xiě)VHDL程序，用戶可參照光盤中提供的示例程序。
4、編寫(xiě)完VHDL程序后，保存起來(lái)。方法同實(shí)驗(yàn)一。
5、對(duì)自己編寫(xiě)的VHDL程序進(jìn)行編譯并仿真，對(duì)程序的錯(cuò)誤進(jìn)行修改。
6、編譯仿真無(wú)誤后，根據(jù)用戶自己的要求進(jìn)行管腳分配。分配完成后，再進(jìn)行全編譯一次，以使管腳分配生效。
7、根據(jù)實(shí)驗(yàn)內(nèi)容用實(shí)驗(yàn)導(dǎo)線將上面管腳分配的FPGA管腳與對(duì)應(yīng)的模塊連接起來(lái)。
如果是調(diào)用的本書(shū)提供的VHDL代碼，則實(shí)驗(yàn)連線如下：
CLK：FPGA時(shí)鐘輸入信號(hào)，接數(shù)字時(shí)鐘CLOCK1并將時(shí)鐘設(shè)為1 .5MHZ。
RST：復(fù)位輸入信號(hào)，接一個(gè)按鍵開(kāi)關(guān)BT8。
NU、ND：控制頻率的輸入信號(hào)，接兩個(gè)按鍵開(kāi)關(guān)BT1、BT2。
MU、MD:控制占空比的輸入信號(hào)，接兩個(gè)按鍵開(kāi)關(guān)BT3、BT4。
FOUT：信號(hào)發(fā)生器的信號(hào)輸出，接一個(gè)FPGA的IO端口。
8、用下載電纜通過(guò)JTAG口將對(duì)應(yīng)的sof文件加載到FPGA中。觀察實(shí)驗(yàn)結(jié)果是否與自己的編程思想一致。

五、實(shí)驗(yàn)結(jié)果與現(xiàn)象
以設(shè)計(jì)的參考示例為例，當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后，按下按鍵開(kāi)關(guān)模塊的BT8按鍵，在輸出的FPGA IO通過(guò)示波器可能觀測(cè)到一個(gè)頻率約為1KHZ、占空比為50%的矩形波。按下BT1鍵或者BT2鍵，這個(gè)矩形波的頻率會(huì)發(fā)生相應(yīng)的增加或者減少。按下BT3鍵或者BT4鍵，這個(gè)矩形波的占空比會(huì)相應(yīng)的增加或減少。

六、實(shí)驗(yàn)報(bào)告
1、繪出仿真波形，并作說(shuō)明。
2、在這個(gè)實(shí)驗(yàn)的基礎(chǔ)上重新設(shè)計(jì)，使程序改變頻率的時(shí)候不會(huì)影響占空比的改變。
3、將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái)。

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可控脈沖發(fā)生器的實(shí)驗(yàn)